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1，在菜單preferences下設(shè)定無(wú)源器件R,C,L的映射類(lèi)型。

2，在LAYER STACK MANANGER里設(shè)定層厚和銅厚。

3，在DESIGN/DESIGN RULES/SIGNAL INTEGRITY設(shè)置需要的SI規(guī)則。

4，運(yùn)行TOOLS/SIGNAL INTEGRITY，在信號(hào)完整性界面中運(yùn)行import IBIS-FILE，并將分析用的芯片的IBIS模型文件導(dǎo)入。

5，最關(guān)鍵的一步，用文本編輯器編輯Design Explorer 99 

SE\Library\SignalIntegrity\User\u_parts.hrt,這個(gè)文件指定了PROTEL99SE所有可用的器件模型，ASCII碼格式，很容易看懂，在這里可以創(chuàng)建新的器件模型，并為新的器件的每個(gè)引腳指定在第4步導(dǎo)入的引腳宏模型，可以具體到每個(gè)引腳，并把器件名改為PCB里器件屬性的COMMENT（當(dāng)然你也可以改COMMENT），存盤(pán)。

以下是個(gè)簡(jiǎn)單的器件的格式：

TI!SN74221N PQ[16] TYP["DIC"]

IN[1--3,9--11]("TTL_000_S0_in.mac"),

[6,7,14,15]

OUT[4,5,12,13]("TTL_000_S0_out.mac")

BI[6,7,14,15]

VCC[16]

GND[8]

6，返回protel99se的PCB界面，運(yùn)行Reports/SIGNAL INTEGRITY,如果報(bào)告里ICs with valid models一欄中識(shí)別出你前面編輯的相關(guān)的器件模型的型號(hào)，說(shuō)明設(shè)置大功告成，你可以返回DESIGN/DESIGN RULES/SIGNAL INTEGRITY中詳細(xì)設(shè)置信號(hào)完整性規(guī)則，并用tools/design rules check來(lái)檢查，同樣，在運(yùn)行TOOLS/SIGNAL INTEGRITY后的信號(hào)完整性界面中也不需要逐個(gè)設(shè)置信號(hào)的引腳模型，它已經(jīng)根據(jù)u_parts.hrt文件里的設(shè)置自動(dòng)識(shí)別出來(lái)，可以直接選取信號(hào)做分析。

優(yōu)點(diǎn)：緩沖模型可以具體到引腳，批量信號(hào)分析結(jié)果比用默認(rèn)模型精確得多；可以做到反射分析中過(guò)沖和下沖的批量準(zhǔn)確分析，在信號(hào)完整性界面中還可以做比較準(zhǔn)確的單個(gè)串?dāng)_分析和付立葉展開(kāi)的頻域分析，它可以確定信號(hào)中有害的EMI諧波分量。

缺點(diǎn)：對(duì)排阻的模型還是無(wú)法識(shí)別，當(dāng)有排阻無(wú)源器件時(shí)仿真會(huì)無(wú)法進(jìn)行。由于對(duì)延遲時(shí)間的計(jì)算方法不了解，目前對(duì)時(shí)序方面的約束目前無(wú)法實(shí)現(xiàn)。

本文由于時(shí)間關(guān)系，只說(shuō)明了操作步驟，應(yīng)用者需要具備對(duì)protel99se比較深的操作能力和信號(hào)完整性理論基礎(chǔ)以及對(duì)現(xiàn)代EDA軟件的約束驅(qū)動(dòng)設(shè)計(jì)方法有一定的了解。至于自己為什么會(huì)考慮protel99se來(lái)做信號(hào)完整性分析，是因?yàn)楣镜脑?，公司本?lái)想上cadence，但自從我來(lái)到就職公司后，憑經(jīng)驗(yàn)做的板子還都過(guò)得去，目前還沒(méi)有什么非得改變?cè)O(shè)計(jì)工具的問(wèn)題，公司為了照顧其他人對(duì)cadence不熟，所以不再考慮，雖然我知道到要求高時(shí)不用cadence可能沒(méi)底，屢次要求更換設(shè)計(jì)工具沒(méi)有結(jié)果，便只好在protel99se上打主意，這便是本文的由來(lái)。