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阻抗控制目的:

為了最小化反射的負(fù)面影響，一定要有解決辦法去控制它們。本質(zhì)上，有三個(gè)方法可以減輕反射的負(fù)面影響。

• 第一個(gè)方法是降低系統(tǒng)頻率以便在另一個(gè)信號(hào)加到傳輸線(xiàn)上之前傳輸線(xiàn)的反射達(dá)到穩(wěn)態(tài)，這個(gè)對(duì)于高速系統(tǒng)通常是不可能的，因?yàn)樗枰档筒僮黝l率，成為低速系統(tǒng)。

• 第二個(gè)方法縮短PC B走線(xiàn)以便反射在短時(shí)間達(dá)到穩(wěn)態(tài)，這也是不實(shí)際的因?yàn)橥ǔ＿@樣做會(huì)增加PC B板層，成本提高很多。此外縮短走線(xiàn)在某種情況下在物理上也是不可能的。

• 第三個(gè)方法就是在傳輸線(xiàn)的兩端用等于線(xiàn)的特征阻抗的阻抗端接傳輸線(xiàn)以排除反射。

阻抗控制目的:

控制信號(hào)傳輸路徑特征阻抗保持恒定，反射系數(shù)為0，意味著傳輸路徑上沒(méi)有反射，這種情況就稱(chēng)為阻抗匹配。此時(shí)信號(hào)將理想地傳遞到終端。

PCB跡線(xiàn)阻抗控制:

組件自身可以顯示特性阻抗，因此必須選擇PC B跡線(xiàn)阻抗來(lái)匹配使用中的所有邏輯系列的特性阻抗（對(duì)于 CMOS 和TTL，特性阻抗的范圍是 50 到 110 歐姆）。為了最好地將信號(hào)從源傳送到負(fù)載，跡線(xiàn)阻抗必須匹配發(fā)送設(shè)備的輸出阻抗和接收設(shè)備的輸入阻抗。

如果連接兩個(gè)設(shè)備的的 PCB 跡線(xiàn)的阻抗不匹配設(shè)備的特性阻抗，在負(fù)載設(shè)備可以進(jìn)入新的邏輯狀態(tài)之前將會(huì)發(fā)生多次反射。結(jié)果將可能導(dǎo)致高速數(shù)字系統(tǒng)中的切換時(shí)間或隨機(jī)錯(cuò)誤增加。為此線(xiàn)路設(shè)計(jì)工程師和 PCB 設(shè)計(jì)廠(chǎng)商必須仔細(xì)指定跡線(xiàn)阻抗值及其誤差。

所以阻抗控制技術(shù)在高速PCB設(shè)計(jì)中顯得尤其重要。阻抗控制技術(shù)包括兩個(gè)含義：①阻抗控制的PCB信號(hào)線(xiàn)是指沿高速PCB信號(hào)線(xiàn)各處阻抗連續(xù)，也就是說(shuō)同一個(gè)網(wǎng)絡(luò)上阻抗是一個(gè)常數(shù)。②阻抗控制的PCB板是指PCB板上所有網(wǎng)絡(luò)的阻抗都控制在一定的范圍以?xún)?nèi)如20~75Ω。線(xiàn)路板成為“可控阻抗板”的關(guān)鍵是使所有線(xiàn)路的特性阻抗?jié)M足一個(gè)規(guī)定值，通常在25歐姆和70歐姆之間。

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