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　　Active-HDL是集成VHDL，Verilog，EDIF，System C開(kāi)發(fā)環(huán)境。它由設(shè)計(jì)工具，VHDl&Verilog編譯器，單仿真內(nèi)核，調(diào)試工具，圖形仿真和資源、庫(kù)等管理工具，可讓用戶(hù)運(yùn)行仿真，綜合，實(shí)現(xiàn)，以及第三方工具。

　　Aldec公司所提供的高階FPGA及ASIC設(shè)計(jì)和驗(yàn)證環(huán)境—Active-HDL，能夠協(xié)助工程人員進(jìn)行電信、軍事，或者消費(fèi)性電子等應(yīng)用的硬體實(shí)現(xiàn)。

　　Active-HDL能夠和業(yè)界標(biāo)準(zhǔn)相容，如IEEE、ISO、IEC及其它標(biāo)準(zhǔn)等，它為您的設(shè)計(jì)提供了極廣的覆蓋率及支援。 其它強(qiáng)大的功能和工具，如程式碼覆蓋率分析（Code Coverage Analysis），圖表編輯器，和狀態(tài)圖表編輯器，都能協(xié)助您以非平行的方式檢視您的設(shè)計(jì)元素。

　　Active-HDL具備除錯(cuò)工具，能支援Soft或Hard IP Core元件；其它的特色如圖形化使用介面、程式語(yǔ)法、或混合模式開(kāi)發(fā)都能加快您的設(shè)計(jì)速度。

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