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　　Active-HDL是集成VHDL，Verilog，EDIF，System C開發(fā)環(huán)境。它由設計工具，VHDl&Verilog編譯器，單仿真內核，調試工具，圖形仿真和資源、庫等管理工具，可讓用戶運行仿真，綜合，實現(xiàn)，以及第三方工具。

　　Aldec公司所提供的高階FPGA及ASIC設計和驗證環(huán)境—Active-HDL，能夠協(xié)助工程人員進行電信、軍事，或者消費性電子等應用的硬體實現(xiàn)。

　　Active-HDL能夠和業(yè)界標準相容，如IEEE、ISO、IEC及其它標準等，它為您的設計提供了極廣的覆蓋率及支援。 其它強大的功能和工具，如程式碼覆蓋率分析（Code Coverage Analysis），圖表編輯器，和狀態(tài)圖表編輯器，都能協(xié)助您以非平行的方式檢視您的設計元素。

　　Active-HDL具備除錯工具，能支援Soft或Hard IP Core元件；其它的特色如圖形化使用介面、程式語法、或混合模式開發(fā)都能加快您的設計速度。

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