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就有關(guān)信號(hào)完整性方面的問(wèn)題同大多數(shù)的電路板設(shè)計(jì)工程師們探討，他們都會(huì)喋喋不休地說(shuō)個(gè)不停，告訴你設(shè)計(jì)高速電路板是如何復(fù)雜如何危險(xiǎn)。他們會(huì)告訴你系統(tǒng)時(shí)鐘超出50MHZ時(shí)，板上的信號(hào)互聯(lián)會(huì)導(dǎo)入時(shí)序路徑上的信號(hào)延時(shí)，而這些信號(hào)延時(shí)會(huì)制約板級(jí)設(shè)計(jì)的性能。他們也會(huì)跟你描述傳輸線效應(yīng)將如何迅速地導(dǎo)入類(lèi)似于信號(hào)震蕩、過(guò)沖和下沖這樣嚴(yán)重的信號(hào)完整性問(wèn)題，以及這些問(wèn)題將如何威脅到設(shè)計(jì)的噪聲容限和設(shè)計(jì)的單調(diào)一致性原理。更有甚者信號(hào)串?dāng)_和電磁輻射的出現(xiàn)會(huì)嚴(yán)重破壞設(shè)計(jì)電路板的正常工作。

同樣的問(wèn)題可能得到不同的回答。如果接觸的恰恰是那些還在從事低速電路板設(shè)計(jì)的工程師，他們通常只是聳聳肩膀以示無(wú)奈。低速電路板設(shè)計(jì)中應(yīng)對(duì)潛在的信號(hào)完整性問(wèn)題通常采取被動(dòng)應(yīng)付的傳統(tǒng)策略，就是為設(shè)計(jì)制定合適的設(shè)計(jì)約束條件。當(dāng)一些特殊的信號(hào)通道已經(jīng)出現(xiàn)象信號(hào)串?dāng)_或者電磁干擾這樣一來(lái)嚴(yán)重的信號(hào)完整性問(wèn)題時(shí)，通常設(shè)計(jì)工程師們總是為設(shè)計(jì)的某一部分甚至可能就是整個(gè)設(shè)計(jì)本身加入嚴(yán)格的物理約束。

即便這種解決方案還能滿(mǎn)足一時(shí)之需，設(shè)計(jì)工程師也得為此付出昂貴的代價(jià)。約束設(shè)計(jì)通常會(huì)提升最終的產(chǎn)品成本并且制約產(chǎn)品性能。舉例來(lái)說(shuō)，設(shè)計(jì)工程師可能苦于找不到一個(gè)合適的位置來(lái)實(shí)現(xiàn)某一個(gè)特定的信號(hào)互聯(lián)，而被迫增加信號(hào)板層。然而在今天高度激烈的市場(chǎng)競(jìng)爭(zhēng)中，能否做到成本最小、能否提供獨(dú)到的產(chǎn)品性能往往意味著產(chǎn)品是成功還是失敗。

最近一個(gè)著名的網(wǎng)絡(luò)設(shè)備提供商的設(shè)計(jì)工程師采用Innoveda公司研發(fā)的信號(hào)完整性分析工具集XTK為他們研制的路由器產(chǎn)品上的一塊電路板實(shí)施信號(hào)分析。分析的結(jié)果令人震驚。盡管該電路板工作正常，然而十分苛刻的設(shè)計(jì)規(guī)則導(dǎo)致實(shí)施該電路板設(shè)計(jì)需要24個(gè)電路板層，才可以避開(kāi)信號(hào)完整性問(wèn)題。分析結(jié)果表明該設(shè)計(jì)嚴(yán)重過(guò)約束，事實(shí)上該電路板設(shè)計(jì)僅需要8個(gè)電路板層即可以加工實(shí)現(xiàn)，與此同時(shí)還不會(huì)介入信號(hào)完整性問(wèn)題。改進(jìn)后的產(chǎn)品僅電路板的生產(chǎn)制造成本一項(xiàng)就節(jié)省費(fèi)用高達(dá)兩百萬(wàn)美元。

許多的設(shè)計(jì)工程師發(fā)覺(jué)信號(hào)完整性分析已不再僅僅是局限于高速系統(tǒng)設(shè)計(jì)領(lǐng)域的特殊問(wèn)題。信號(hào)完整性問(wèn)題的真正起因是不斷縮減的信號(hào)上升時(shí)間與信號(hào)下降時(shí)間而不是系統(tǒng)時(shí)鐘的提升。隨著IC制造廠商生產(chǎn)工藝技術(shù)不斷進(jìn)步，目前的技術(shù)水準(zhǔn)已經(jīng)達(dá)到0.25um工藝甚至更低。不斷進(jìn)步的元器件生產(chǎn)工藝技術(shù)用來(lái)淘汰落后過(guò)時(shí)的技術(shù)，傳統(tǒng)的標(biāo)準(zhǔn)電子元器件采用先進(jìn)的工藝技術(shù)生產(chǎn)制造時(shí)，尺寸可以做得更小而與此同時(shí)器件的開(kāi)關(guān)速度卻變得越來(lái)越快，所以信號(hào)的上升時(shí)間和下降時(shí)間越來(lái)越短。

事實(shí)上，大約每隔三年時(shí)間晶體管門(mén)的尺寸都會(huì)減小大約30%，相應(yīng)地，晶體管的開(kāi)關(guān)速度也就加快大約30%。信號(hào)上升時(shí)間和下降時(shí)間的縮減會(huì)導(dǎo)致“潛在的危機(jī)”，最終將導(dǎo)致設(shè)計(jì)中出現(xiàn)高速方面的問(wèn)題，而在傳統(tǒng)的設(shè)計(jì)流程中從未將其視為產(chǎn)生高速問(wèn)題的因素。

為什么說(shuō)是更快的信號(hào)沿跳變（更短的信號(hào)上升時(shí)間和信號(hào)下降時(shí)間）而不是系統(tǒng)時(shí)鐘頻率的提升為電路板設(shè)計(jì)工程師帶來(lái)了嚴(yán)肅而重大的設(shè)計(jì)挑戰(zhàn)？這是因?yàn)楫?dāng)信號(hào)跳變比較慢（信號(hào)的上升時(shí)間和下降時(shí)間比較長(zhǎng)）時(shí)，PCB中的布線可以建模成具有一定數(shù)量延時(shí)的理想導(dǎo)線而確保有相當(dāng)高的精度。而對(duì)于功能分析來(lái)說(shuō)，所有的聯(lián)線延時(shí)都可以集總在驅(qū)動(dòng)器的輸出端，通過(guò)不同的聯(lián)線線段聯(lián)接到該驅(qū)動(dòng)器輸出端的所有接收器的輸入端都會(huì)在同一時(shí)刻觀察到同樣的信號(hào)波形。

采用集總延時(shí)參數(shù)模型無(wú)需特殊的模擬分析就可以精確地分析電路行為。實(shí)踐表明，如果在設(shè)計(jì)中考慮到集總參數(shù)的延時(shí)因素，那么物理實(shí)現(xiàn)同理論的分析模擬十分接近。

隨著信號(hào)變化的加快（信號(hào)上升時(shí)間和下降時(shí)間的縮短），電路板上的每一個(gè)布線段由理想的導(dǎo)線轉(zhuǎn)變?yōu)閺?fù)雜的傳輸線。這時(shí)信號(hào)聯(lián)線的延時(shí)不能再以集總參數(shù)模型的方式建模在驅(qū)動(dòng)器的輸出端。此時(shí)同一個(gè)驅(qū)動(dòng)器信號(hào)驅(qū)動(dòng)一個(gè)復(fù)雜的PCB聯(lián)線時(shí)，電學(xué)上聯(lián)接在一起的每一個(gè)接收器上接收到的信號(hào)都各不相同。不僅整個(gè)PCB聯(lián)線的信號(hào)延時(shí)需要拆分成各自獨(dú)立的PCB聯(lián)線段的信號(hào)延時(shí)，而且必須仔細(xì)考慮每一個(gè)PCB聯(lián)線段上的各種傳輸線效應(yīng)之間的相互影響。由于存在高速效應(yīng)，設(shè)計(jì)工程師很難預(yù)測(cè)復(fù)雜的PCB聯(lián)線上的信號(hào)，因此需要進(jìn)行傳輸線分析來(lái)確定在每一個(gè)接收器的輸入端上信號(hào)的實(shí)際延時(shí)。

從實(shí)踐經(jīng)驗(yàn)中得知，一旦傳輸線的長(zhǎng)度大于驅(qū)動(dòng)器上升時(shí)間或者下降時(shí)間對(duì)應(yīng)的有效長(zhǎng)度的1/6時(shí)，傳輸線效用就會(huì)表現(xiàn)出來(lái)。舉例來(lái)說(shuō)，假定設(shè)計(jì)中采用的元器件的上升時(shí)間為1ns，信號(hào)在PCB聯(lián)線上的傳輸速度是2ns/ft，那么只要聯(lián)線的長(zhǎng)度超過(guò)1英寸，就會(huì)出現(xiàn)傳輸線效應(yīng)，潛在的高速電路問(wèn)題就有可能顯現(xiàn)。很顯然，板上所有的聯(lián)線長(zhǎng)度都小于1英寸這樣的電路板少而又少。基于這樣的認(rèn)識(shí)，可以設(shè)想，設(shè)計(jì)工程師在采用上升時(shí)間為1ns的元器件來(lái)設(shè)計(jì)時(shí)一定會(huì)碰到高速方面的有關(guān)問(wèn)題。

IC工藝技術(shù)的不斷更新?lián)Q代，上述問(wèn)題變得越來(lái)越糟糕。

在今天的系統(tǒng)設(shè)計(jì)中，上升時(shí)間為1ns的器件很快也已經(jīng)變成了過(guò)去。PC設(shè)計(jì)工程師在采用0.5ns上升時(shí)間的高性能處理器，實(shí)現(xiàn)時(shí)鐘速度超過(guò)400MHZ、總線的工作頻率也已經(jīng)超出了100MHZ這樣復(fù)雜的系統(tǒng)設(shè)計(jì)。這些設(shè)計(jì)工程師已經(jīng)具備了高速電路設(shè)計(jì)方面的經(jīng)驗(yàn)，因而會(huì)考慮高速設(shè)計(jì)中特殊的問(wèn)題。然而高速設(shè)計(jì)方面的問(wèn)題已經(jīng)變得越來(lái)越普及，設(shè)計(jì)工程師只要使用0.25um工藝技術(shù)的新一代的FPGA器件或者是其它標(biāo)準(zhǔn)的元器件來(lái)設(shè)計(jì)新的產(chǎn)品時(shí)，這些高速方面的問(wèn)題就會(huì)大量存在，如果不實(shí)施某些類(lèi)型的高速分析，設(shè)計(jì)的系統(tǒng)很難正常工作。

信號(hào)跳變沿而不是設(shè)計(jì)中時(shí)鐘頻率的不斷加快會(huì)導(dǎo)致日益惡化的設(shè)計(jì)環(huán)境：越來(lái)越小的設(shè)計(jì)故障容限，任何設(shè)計(jì)中細(xì)微的差別都可能導(dǎo)致潛在問(wèn)題的出現(xiàn)。這里不能不提到最近發(fā)生在美國(guó)一家著名的機(jī)器視覺(jué)系統(tǒng)制造廠商的一件事情。這是美國(guó)一家著名的機(jī)器視覺(jué)系統(tǒng)制造（影象探測(cè)系統(tǒng)制造）廠商。最近他們的電路板設(shè)計(jì)工程師碰到一個(gè)十分奇特的現(xiàn)象。一個(gè)早在七年前就已經(jīng)成功設(shè)計(jì)、制造并且上市的產(chǎn)品一直以來(lái)都能夠非常穩(wěn)定而可靠地運(yùn)行和工作，而最近從生產(chǎn)線上下線的產(chǎn)品卻出現(xiàn)了問(wèn)題，產(chǎn)品不能正常工作。

這是一個(gè)20MHz的系統(tǒng)設(shè)計(jì)，似乎無(wú)需考慮高速設(shè)計(jì)方面的問(wèn)題，沒(méi)有任何的設(shè)計(jì)修改，采用的元器件型號(hào)同原始設(shè)計(jì)的要求一致。設(shè)計(jì)工程師覺(jué)得十分困惑：系統(tǒng)緣何失效？沒(méi)有任何的設(shè)計(jì)修改，生產(chǎn)制造基于原始設(shè)計(jì)中一致的電子元器件。唯一的區(qū)別是采用的電子元器件實(shí)現(xiàn)了小型化也更加快速，這主要得益于今天不斷進(jìn)步的IC制造技術(shù)。那么到底是什么原因?qū)е铝讼到y(tǒng)的失效？

事實(shí)證明，系統(tǒng)的失效是由于新的器件工藝技術(shù)導(dǎo)入了信號(hào)完整性方面的問(wèn)題。而這些問(wèn)題設(shè)計(jì)工程師在原始的已經(jīng)驗(yàn)證的相對(duì)低速的系統(tǒng)中不曾遇到也無(wú)須考慮。信號(hào)完整性方面的問(wèn)題有不同的表現(xiàn)方式。時(shí)序問(wèn)題總是第一位的，信號(hào)上升時(shí)間和下降時(shí)間的縮短，首先會(huì)使設(shè)計(jì)的系統(tǒng)出現(xiàn)時(shí)序方面的問(wèn)題。其次，由于傳輸線效應(yīng)而導(dǎo)致的信號(hào)震蕩、信號(hào)過(guò)沖和下沖都會(huì)對(duì)設(shè)計(jì)系統(tǒng)的故障容限以及單調(diào)性造成很大的威脅。在慢速的系統(tǒng)中，互聯(lián)延時(shí)以及信號(hào)震蕩經(jīng)常為設(shè)計(jì)工程師所忽略，主要是因?yàn)閭鬏斁€效應(yīng)導(dǎo)致的信號(hào)震蕩在慢速系統(tǒng)中有足夠的時(shí)間來(lái)穩(wěn)定下來(lái)。然而隨著信號(hào)跳變的不斷加快以及系統(tǒng)時(shí)鐘頻率的不斷提高，信號(hào)在器件之間傳輸以及為時(shí)鐘鐘控作準(zhǔn)備的時(shí)間都極大地縮短。問(wèn)題的嚴(yán)重性驟然提升，出現(xiàn)故障的可能性也迅速提高。

高速電路方面的問(wèn)題有的并不十分嚴(yán)重，而另外一些則是災(zāi)難性的。比如因?yàn)樾盘?hào)在傳輸線上來(lái)回反射的建立行為而導(dǎo)致的信號(hào)震蕩就可能引起器件的誤觸發(fā)（多次鐘控）。而主要由于信號(hào)反射而引起的信號(hào)過(guò)沖則會(huì)導(dǎo)致時(shí)序錯(cuò)誤，甚至可能損壞元器件。信號(hào)的上升時(shí)間降到1ns以下之后，信號(hào)間的串?dāng)_就成為十分重要的問(wèn)題。串?dāng)_通常發(fā)生在高密度的電路板設(shè)計(jì)中，而與此同時(shí)信號(hào)的跳變又非常快，線與線之間就非常容易偶合而形成串?dāng)_。信號(hào)上升時(shí)間小于1ns時(shí)，信號(hào)中的高頻諧波分量就十分容易地偶合到臨近的信號(hào)線上而形成串?dāng)_。因此，如果電路板中存在大量的高速互聯(lián)信號(hào)線，這樣的系統(tǒng)就很容易出現(xiàn)這方面的問(wèn)題。高速器件的出現(xiàn)使得信號(hào)的上升時(shí)間已經(jīng)小于0.5ns，導(dǎo)致設(shè)計(jì)的系統(tǒng)出現(xiàn)更多的問(wèn)題：電源系統(tǒng)的穩(wěn)定性問(wèn)題和電磁干擾（EMI）問(wèn)題。當(dāng)數(shù)據(jù)總線上數(shù)據(jù)同時(shí)變化的頻率很高時(shí)就可能出現(xiàn)電源系統(tǒng)的穩(wěn)定性問(wèn)題，從而導(dǎo)致電源平面較大的波動(dòng)和起伏，系統(tǒng)中參考平面大的波動(dòng)和起伏會(huì)影響到設(shè)計(jì)中的信號(hào)。這種類(lèi)型的系統(tǒng)設(shè)計(jì)，需要仔細(xì)規(guī)劃電源系統(tǒng)的設(shè)計(jì)并選擇最合理的電源系統(tǒng)的去耦策略，二者的緊密結(jié)合是確保電源系統(tǒng)穩(wěn)定性的關(guān)鍵所在。快速的信號(hào)也更容易產(chǎn)生輻射，所以EMI也越來(lái)越為設(shè)計(jì)工程師所關(guān)注，成為新的設(shè)計(jì)中必須考慮的一個(gè)重要方面。尤其是今天的電子產(chǎn)品必需面對(duì)行業(yè)的許多規(guī)范。

不幸的是，在低速系統(tǒng)設(shè)計(jì)中，縮減的信號(hào)上升時(shí)間引起的潛在危機(jī)經(jīng)常為設(shè)計(jì)工程師忽視。這是由于設(shè)計(jì)工程師都不希望進(jìn)行信號(hào)完整性分析，而盡可能地回避。真正的危險(xiǎn)在于許多的電路板在信號(hào)完整性問(wèn)題尚不清楚的情況下被送去加工生產(chǎn)。同時(shí)，由于信號(hào)完整性問(wèn)題本身的不可預(yù)測(cè)性，信號(hào)完整性問(wèn)題也許在加工生產(chǎn)出來(lái)的電路板的最終測(cè)試過(guò)程中不會(huì)表現(xiàn)出來(lái)，而當(dāng)產(chǎn)品發(fā)送到最終用戶(hù)后，信號(hào)完整性方面的問(wèn)題可能就會(huì)出現(xiàn)。用戶(hù)現(xiàn)場(chǎng)的產(chǎn)品失效，問(wèn)題的診斷和解決將變得十分困難。真正的風(fēng)險(xiǎn)還在于更高的NRE（一次性工程成本）費(fèi)用。每一個(gè)電路板產(chǎn)品設(shè)計(jì)生產(chǎn)廠商都會(huì)在產(chǎn)品的生命周期內(nèi)分?jǐn)偹械腘RE費(fèi)用。電路板在設(shè)計(jì)生產(chǎn)之后由于不可預(yù)測(cè)的高速信號(hào)完整性問(wèn)題而導(dǎo)致的設(shè)計(jì)反復(fù)都會(huì)使得NRE費(fèi)用迅速提升。

在電子產(chǎn)品設(shè)計(jì)生產(chǎn)領(lǐng)域有一個(gè)廣為人知的公理：產(chǎn)品從設(shè)計(jì)階段進(jìn)入生產(chǎn)階段，重復(fù)工作的成本以指數(shù)形式增加，而一旦產(chǎn)品已經(jīng)流通到了最終用戶(hù)現(xiàn)場(chǎng)，這種重復(fù)工作的成本會(huì)變得更高。所以任何在設(shè)計(jì)生產(chǎn)過(guò)程中能正常工作的電路板級(jí)設(shè)計(jì)，在發(fā)送到用戶(hù)現(xiàn)場(chǎng)之后如果發(fā)現(xiàn)產(chǎn)品出現(xiàn)了問(wèn)題，同設(shè)計(jì)工程師預(yù)期在傳統(tǒng)的高速設(shè)計(jì)領(lǐng)域發(fā)現(xiàn)和解決問(wèn)題相比較，產(chǎn)品開(kāi)發(fā)進(jìn)度中的成本結(jié)構(gòu)會(huì)帶來(lái)更大的風(fēng)險(xiǎn)。這些成本不僅包括直接導(dǎo)致的大量重復(fù)工作而帶來(lái)的巨額成本費(fèi)用，更體現(xiàn)為用戶(hù)的不滿(mǎn)和失去信心。以上問(wèn)題的提出強(qiáng)烈要求在任何板級(jí)產(chǎn)品的開(kāi)發(fā)周期中引入一個(gè)新的步驟，以防止信號(hào)完整性問(wèn)題潛入到生產(chǎn)加工過(guò)程。很多年以來(lái)，ASIC設(shè)計(jì)工程師已經(jīng)形成了很好的習(xí)慣，作為合同協(xié)議的一個(gè)部分，ASIC設(shè)計(jì)工程師必須同ASIC生產(chǎn)加工廠商簽署設(shè)計(jì)的“簽字驗(yàn)收”（Sign-Off），以確保設(shè)計(jì)資料的完整。在定制的芯片開(kāi)發(fā)過(guò)程中，投入的NRE費(fèi)用可能高達(dá)幾十萬(wàn)美元，IC生產(chǎn)加工制造商強(qiáng)烈要求每一個(gè)這樣的設(shè)計(jì)都必須通過(guò)“金版”仿真器的測(cè)試，以保護(hù)自身的成本投入以及權(quán)利義務(wù)。此外，加入“簽字驗(yàn)收”步驟有效地保護(hù)和制約了設(shè)計(jì)者和加工制造商，不僅要求IC加工制造商們?yōu)樗麄兊目蛻?hù)生產(chǎn)出合格高品質(zhì)的器件產(chǎn)品，同時(shí)，也要求IC的設(shè)計(jì)工程師設(shè)計(jì)更規(guī)范，設(shè)計(jì)的器件具有高度可制造性。對(duì)于電路板設(shè)計(jì)加工生產(chǎn)制造商來(lái)說(shuō)，高速電路設(shè)計(jì)的Sign-Off（在電路板被送去加工制造之前進(jìn)行信號(hào)完整性驗(yàn)證）具有同等重要的意義。作為常規(guī)設(shè)計(jì)過(guò)程中的一個(gè)步驟，為每一個(gè)板級(jí)設(shè)計(jì)運(yùn)用高速信號(hào)完整性驗(yàn)證測(cè)試工具來(lái)進(jìn)行分析和驗(yàn)證（而不管設(shè)計(jì)中時(shí)鐘的速度），設(shè)計(jì)工程師必須確保設(shè)計(jì)中的信號(hào)完整性問(wèn)題在將設(shè)計(jì)送往加工制造工序之前業(yè)已解決。因而，設(shè)計(jì)工程師有信心相信他們?cè)O(shè)計(jì)的產(chǎn)品具有更好的質(zhì)量保證。因?yàn)樵O(shè)計(jì)的產(chǎn)品在發(fā)運(yùn)到最終用戶(hù)現(xiàn)場(chǎng)后，不可預(yù)測(cè)的信號(hào)完整性問(wèn)題將不再出現(xiàn)。設(shè)計(jì)工程師將來(lái)不用再擔(dān)心他們是否為了解決板級(jí)設(shè)計(jì)中的信號(hào)完整性問(wèn)題加入了適當(dāng)?shù)脑O(shè)計(jì)約束，或者在設(shè)計(jì)過(guò)程當(dāng)中他們是否已經(jīng)傾盡全力來(lái)集中解決關(guān)鍵的高速信號(hào)線問(wèn)題。電路板布局布線后的信號(hào)完整性Sign-Off驗(yàn)證可以消除這方面的風(fēng)險(xiǎn)和工程師的顧慮。

哪種類(lèi)型的仿真器能夠?yàn)樾盘?hào)完整性分析驗(yàn)證Sign-Off提供最佳的解決方案？理想的仿真器可以對(duì)整板或者多塊電路板構(gòu)成的系統(tǒng)同時(shí)進(jìn)行分析，而不是僅僅只能對(duì)電路板上的個(gè)別信號(hào)線進(jìn)行分析。速度也是十分關(guān)鍵的因素，在一個(gè)合理的時(shí)間范圍內(nèi)完成精確的信號(hào)完整性分析就顯得十分重要。那些基于SPICE的信號(hào)完整性分析引擎具有足夠的分析精度，但是分析的建立需要很長(zhǎng)的時(shí)間，分析的運(yùn)行更加緩慢，因而這種類(lèi)型的工具都不實(shí)用。

“金版”仿真器同樣必須能為傳輸線提供精確的內(nèi)部模型。隨著信號(hào)上升時(shí)間和下降時(shí)間的縮減，許多信號(hào)完整性分析引擎采用的理想無(wú)損傳輸線模型已經(jīng)不能夠滿(mǎn)足分析精度方面的要求。這時(shí)的傳輸線應(yīng)該建模成真正的有損傳輸線模型，同時(shí)為了方便信號(hào)完整性問(wèn)題的解決，還應(yīng)提供廣泛而翔實(shí)的分析報(bào)告，并且能夠方便詳細(xì)地指出特定元器件或者特定互聯(lián)線上特定的信號(hào)完整性違反。最后這樣的工具還應(yīng)該具有強(qiáng)大的“What-If”的分析功能，來(lái)幫助設(shè)計(jì)工程師識(shí)別更合適的系統(tǒng)拓樸結(jié)構(gòu)、連線的終端匹配方案、驅(qū)動(dòng)器/接收器的選擇。

另外，這樣的工具必須具備足夠的能力來(lái)解決諸如電源平面的分析和設(shè)計(jì)以及電磁輻射等復(fù)雜的問(wèn)題，并且可以揭示二者之間的相互關(guān)系并且通過(guò)折衷尋找最恰當(dāng)?shù)慕鉀Q方案。最后同樣也是非常重要的一點(diǎn)，這種類(lèi)型的工具必須支持最先進(jìn)的模型，這是因?yàn)樽罱K的分析結(jié)果終究取決于分析中采用的模型。

理想情況下，設(shè)計(jì)工程師在實(shí)施布局布線時(shí)都希望采取合適的策略使得高速方面的問(wèn)題最少。實(shí)施高速設(shè)計(jì)方法學(xué)無(wú)疑將極大地提高設(shè)計(jì)產(chǎn)品的成本效益：在產(chǎn)品開(kāi)發(fā)周期中布局布線前的規(guī)劃階段實(shí)施信號(hào)完整性分析。新一代的EDA技術(shù)采用約束驅(qū)動(dòng)的布局布線方式有助于減少昂貴的設(shè)計(jì)反復(fù)。比如Innoveda公司的ePlanner工具使得設(shè)計(jì)工程師在將設(shè)計(jì)下傳到后道的布局布線工序之前就可以思考PCB拓樸結(jié)構(gòu)的原型。舉例來(lái)說(shuō)，ePlanner工具提供一種圖形化的設(shè)計(jì)空間探測(cè)和互聯(lián)規(guī)劃設(shè)計(jì)環(huán)境，在此環(huán)境下，設(shè)計(jì)工程師可以實(shí)施“What-If”分析來(lái)探索高速信號(hào)策略，并為后道的布線器建立基于分析結(jié)論的合理的設(shè)計(jì)規(guī)則。

從長(zhǎng)遠(yuǎn)來(lái)看，未來(lái)解決高速設(shè)計(jì)的最佳方案是盡可能地在設(shè)計(jì)周期的前期進(jìn)行信號(hào)完整性分析，并且將信號(hào)完整性分析同布局布線實(shí)現(xiàn)緊密集成。但是，就目前的情況來(lái)看，最低的要求是，高速設(shè)計(jì)Sign-Off（在電路板被送去加工制造之前進(jìn)行的信號(hào)完整性驗(yàn)證與測(cè)試）必須成為每一個(gè)電路板設(shè)計(jì)流程中一個(gè)標(biāo)準(zhǔn)的步驟。