對于DDR2和DDR3,其中信號DQ、DM和DQS都是點(diǎn)對點(diǎn)的互聯(lián)方式,所以不需要任何的拓?fù)浣Y(jié)構(gòu),然而列外的是,在multi-rank DIMMs(Dual In Line Memory Modules)的設(shè)計(jì)中并不是這樣的。在點(diǎn)對點(diǎn)的方式時,可以很容易的通過ODT的阻抗設(shè)置來做到阻抗匹配,從而實(shí)現(xiàn)其波形完整性。而對于 ADDR/CMD/CNTRL和一些時鐘信號,它們都是需要多點(diǎn)互聯(lián)的,所以需要選擇一個合適的拓?fù)浣Y(jié)構(gòu),圖2列出了一些相關(guān)的拓?fù)浣Y(jié)構(gòu),其中Fly- By拓?fù)浣Y(jié)構(gòu)是一種特殊的菊花鏈,它不需要很長的連線,甚至有時不需要短線(Stub)。
摘要
本文章主要涉及到對DDR2和DDR3在設(shè)計(jì)印制線路板(PCB)時,考慮信號完整性和電源完整性的設(shè)計(jì)事項(xiàng),這些是具有相當(dāng)大的挑戰(zhàn)性的。文章重點(diǎn)是討論在盡可能少的PCB層數(shù),特別是4層板的情況下的相關(guān)技術(shù),其中一些設(shè)計(jì)方法在以前已經(jīng)成熟的使用過。
1. 介紹
目前,比較普遍使用中的DDR2的速度已經(jīng)高達(dá)800 Mbps,甚至更高的速度,如1066 Mbps,而DDR3的速度已經(jīng)高達(dá)1600 Mbps。對于如此高的速度,從PCB的設(shè)計(jì)角度來講,要做到嚴(yán)格的時序匹配,以滿足波形的完整性,這里有很多的因素需要考慮,所有的這些因素都是會互相影響的,但是,它們之間還是存在一些個性的,它們可以被分類為PCB疊層、阻抗、互聯(lián)拓?fù)?、時延匹配、串?dāng)_、電源完整性和時序,目前,有很多EDA工具可以對它們進(jìn)行很好的計(jì)算和仿真,其中Cadence ALLEGRO SI-230 和Ansoft’s HFSS使用的比較多。
表1: DDR2和DDR3要求比較
表1顯示了DDR2和DDR3所具有的共有技術(shù)要求和專有的技術(shù)要求。
2. PCB的疊層(stackup)和阻抗
對于一塊受PCB層數(shù)約束的基板(如4層板)來說,其所有的信號線只能走在TOP和BOTTOM層,中間的兩層,其中一層為GND平面層,而另一層為 VDD 平面層,Vtt和Vref在VDD平面層布線。而當(dāng)使用6層來走線時,設(shè)計(jì)一種專用拓?fù)浣Y(jié)構(gòu)變得更加容易,同時由于Power層和GND層的間距變小了,從而提高了PI。
互聯(lián)通道的另一參數(shù)阻抗,在DDR2的設(shè)計(jì)時必須是恒定連續(xù)的,單端走線的阻抗匹配電阻50 Ohms必須被用到所有的單端信號上,且做到阻抗匹配,而對于差分信號,100 Ohms的終端阻抗匹配電阻必須被用到所有的差分信號終端,比如CLOCK和DQS信號。另外,所有的匹配電阻必須上拉到VTT,且保持50 Ohms,ODT的設(shè)置也必須保持在50 Ohms。
在 DDR3的設(shè)計(jì)時,單端信號的終端匹配電阻在40和60 Ohms之間可選擇的被設(shè)計(jì)到ADDR/CMD/CNTRL信號線上,這已經(jīng)被證明有很多的優(yōu)點(diǎn)。而且,上拉到VTT的終端匹配電阻根據(jù)SI仿真的結(jié)果的走線阻抗,電阻值可能需要做出不同的選擇,通常其電阻值在30-70 Ohms之間。而差分信號的阻抗匹配電阻始終在100 Ohms。
3. 互聯(lián)通路拓?fù)?/strong>
對于DDR2和DDR3,其中信號DQ、DM和DQS都是點(diǎn)對點(diǎn)的互聯(lián)方式,所以不需要任何的拓?fù)浣Y(jié)構(gòu),然而列外的是,在multi-rank DIMMs(Dual In Line Memory Modules)的設(shè)計(jì)中并不是這樣的。在點(diǎn)對點(diǎn)的方式時,可以很容易的通過ODT的阻抗設(shè)置來做到阻抗匹配,從而實(shí)現(xiàn)其波形完整性。而對于 ADDR/CMD/CNTRL和一些時鐘信號,它們都是需要多點(diǎn)互聯(lián)的,所以需要選擇一個合適的拓?fù)浣Y(jié)構(gòu),圖2列出了一些相關(guān)的拓?fù)浣Y(jié)構(gòu),其中Fly- By拓?fù)浣Y(jié)構(gòu)是一種特殊的菊花鏈,它不需要很長的連線,甚至有時不需要短線(Stub)。
對于DDR3,這些所有的拓?fù)浣Y(jié)構(gòu)都是適用的,然而前提條件是走線要盡可能的短。Fly-By拓?fù)浣Y(jié)構(gòu)在處理噪聲方面,具有很好的波形完整性,然而在一個4 層板上很難實(shí)現(xiàn),需要6層板以上,而菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)在一個4層板上是容易實(shí)現(xiàn)的。另外,樹形拓?fù)浣Y(jié)構(gòu)要求AB的長度和AC的長度非常接近(如圖2)??紤]到波形的完整性,以及盡可能的提高分支的走線長度,同事又要滿足板層的約束要求,在基于4層板的DDR3設(shè)計(jì)中,最合理的拓?fù)浣Y(jié)構(gòu)就是帶有最少短線(Stub)的菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)。
對于DDR2-800,這所有的拓?fù)浣Y(jié)構(gòu)都適用,只是有少許的差別。然而,菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)被證明在SI方面是具有優(yōu)勢的。
對于超過兩片的SDRAM,通常,是根據(jù)器件的擺放方式不同而選擇相應(yīng)的拓?fù)浣Y(jié)構(gòu)。圖3顯示了不同擺放方式而特殊設(shè)計(jì)的拓?fù)浣Y(jié)構(gòu),在這些拓?fù)浣Y(jié)構(gòu)中,只有A和 D是最適合4層板的PCB設(shè)計(jì)。然而,對于DDR2-800,所列的這些拓?fù)浣Y(jié)構(gòu)都能滿足其波形的完整性,而在DDR3的設(shè)計(jì)中,特別是在1600 Mbps時,則只有D是滿足設(shè)計(jì)的。
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