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UltraCAD Design開發(fā)了一些免費(fèi)的計(jì)算器軟件供設(shè)計(jì)人員使用，其中一個(gè)就是串?dāng)_計(jì)算器軟件。它包括了以上幾種串?dāng)_結(jié)構(gòu)的計(jì)算，可用于估計(jì)鄰近走線間的串?dāng)_系數(shù)，且簡(jiǎn)單方便。由于影響串?dāng)_的因素很多，所以軟件不可能給出十分精確的結(jié)果，而是在最壞情況下的大概值，因此設(shè)計(jì)中還應(yīng)參考以前的電路板設(shè)計(jì)對(duì)結(jié)果進(jìn)行校準(zhǔn)。                                     

  

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    串?dāng)_的分析

       使用EDA工具對(duì)PCB板的串?dāng)_進(jìn)行仿真，可以在PCB實(shí)現(xiàn)中迅速地發(fā)現(xiàn)、定位和解決串?dāng)_問題。本文以Mentor公司的仿真軟件HyperLynx為例對(duì)串?dāng)_進(jìn)行分析。

       高速設(shè)計(jì)中的仿真包括布線前的原理圖仿真和布線后的PCB仿真，對(duì)應(yīng)地，HyperLynx中有LineSim和BoardSim。LineSim主要針對(duì)布局布線前仿真，它可將仿真得到的約束條件作為實(shí)際的布線約束，較早地預(yù)測(cè)和消除串?dāng)_問題，從而有效地約束布局和變化疊層，并在電路板布局之前優(yōu)化時(shí)鐘、關(guān)鍵信號(hào)拓?fù)浜徒K端負(fù)載。BoardSim則是針對(duì)布局布線后仿真，它可以精確地預(yù)測(cè)未知的PCB導(dǎo)線之間的耦合影響，將仿真結(jié)果顯示在一個(gè)示波器中，并顯示所有串?dāng)_波形的詳細(xì)細(xì)節(jié)。其目的是為了預(yù)測(cè)和發(fā)現(xiàn)實(shí)際成品的串?dāng)_問題，從而節(jié)約設(shè)計(jì)者的時(shí)間，避免反復(fù)設(shè)計(jì)制造原理樣機(jī)。

       對(duì)布局布線前仿真而言，LineSim需要首先建立一個(gè)基本的耦合模型，對(duì)不同電路環(huán)境設(shè)置不同的約束條件，主要包括導(dǎo)線間距、最大平行長度、最大驅(qū)動(dòng)IC的轉(zhuǎn)換速度、介質(zhì)的厚度、疊層結(jié)構(gòu)等。這些約束可以讓設(shè)計(jì)者在設(shè)計(jì)早期了解可能產(chǎn)生問題的地方，從而進(jìn)行有效地計(jì)劃，減少布局布線前可能出現(xiàn)的串?dāng)_，并找到最精確的約束條件，作為下一步布局布線的約束。在驅(qū)動(dòng)芯片的選擇方面可以引入IBIS(Input/Output Buffer Information Specification)模型，它一般由芯片廠家提供。

       在運(yùn)用BoardSim對(duì)布線進(jìn)行串?dāng)_分析時(shí)，可以有以下3種方式：交互式的串?dāng)_仿真、快速批處理方式和詳細(xì)批處理方式。其中，交互式串?dāng)_仿真可以直觀地通過數(shù)字示波器觀察干擾情況。這里提出了幾何門限和電氣門限的概念。幾何門限會(huì)規(guī)定一定的區(qū)域，凡是進(jìn)入此區(qū)域、具有一定長度的網(wǎng)絡(luò)都被認(rèn)為是攻擊網(wǎng)絡(luò)；電氣門限會(huì)規(guī)定一個(gè)干擾量，凡是對(duì)本網(wǎng)絡(luò)造成超過這一量值的干擾網(wǎng)絡(luò)都被認(rèn)為是攻擊網(wǎng)絡(luò)。采用幾何門限需要設(shè)計(jì)者對(duì)串?dāng)_有一定的了解，知道在多遠(yuǎn)的距離、在哪一層會(huì)產(chǎn)生多大的串?dāng)_。因此通常推薦使用電氣門限，它能更加準(zhǔn)確，分析速度更快。

       這里以TD-SCDMA終端基帶電路中的ADC和DAC芯片MAX19700為例，說明對(duì)其時(shí)鐘線的串?dāng)_抑制。首先要用一個(gè)簡(jiǎn)單模型來代表時(shí)鐘電路，由LineSim建立模型如圖4。

       該基本模型有兩個(gè)網(wǎng)絡(luò)：驅(qū)動(dòng)器A0(驅(qū)動(dòng)線路為時(shí)鐘信號(hào)線，其工作頻率為5.12MSPS)，通過傳輸線連接到1MW的電阻C0上；接收模式的驅(qū)動(dòng)器A1，通過傳輸線連接在720KW的電阻C1上。每一條被耦合的傳輸線的特征阻抗都是68.8W，耦合長度是9in。HyperLynx計(jì)算出每條線上的延時(shí)大約是1.581ns。模型分為8層，設(shè)定兩個(gè)信號(hào)線都為內(nèi)層線(及微帶線)且為同層。在PCB布局布線約束條件中，線寬為5mil，線間距為5mil，相對(duì)介電系數(shù)設(shè)置為4.3。圖中分別在A0、B1、C1處加上了示波器探頭，可利用示波器觀看波形，B1的10MW電阻也是為了加探頭而設(shè)置的。仿真結(jié)果如圖5所示。

從圖5中可以看出串?dāng)_的幅度比較大，因此需要采取辦法抑制串?dāng)_。圖6的仿真波形是修改了簡(jiǎn)單模型的約束條件而得到的，主要修改了信號(hào)的結(jié)構(gòu)，將兩個(gè)網(wǎng)絡(luò)分別放到了不同的層里，耦合長度也減短為3in，由圖6可知串?dāng)_得到了明顯的抑制。將這一約束條件直接帶入下一步的布局布線中，可以抑制串?dāng)_，且不需再單獨(dú)對(duì)這一網(wǎng)絡(luò)進(jìn)行BoardSim仿真，節(jié)省了時(shí)間。

       串?dāng)_的抑制

       不管是設(shè)計(jì)前的串?dāng)_計(jì)算，還是布局布線前的仿真，或是布局布線后的仿真，都是為了使PCB板能快速達(dá)到最小的干擾。因此需要在設(shè)計(jì)過程中運(yùn)用以前的經(jīng)驗(yàn)來解決現(xiàn)在的問題，以下就是有效避免布局布線中串?dāng)_的經(jīng)驗(yàn)總結(jié)：

       1)容性耦合和感性耦合產(chǎn)生的串?dāng)_隨受干擾線路負(fù)載阻抗的增大而增大，所以減小負(fù)載可以減小耦合干擾的影響；

  

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2)盡量增大可能發(fā)生容性耦合導(dǎo)線之間的距離，更有效的做法是在導(dǎo)線間用地線隔離；

       3)在相鄰的信號(hào)線間插入一根地線也可以有效減小容性串?dāng)_，這根地線需要每1/4波長就接入地層。

       4)感性耦合較難抑制，要盡量降低回路數(shù)量，減小回路面積，不要讓信號(hào)回路共用同一段導(dǎo)線。

       5)避免信號(hào)共用環(huán)路。

       在高速PCB設(shè)計(jì)的過程中，不僅需要對(duì)理論概念的詳細(xì)理解，同樣需要不斷的積累經(jīng)驗(yàn)，不斷完善理論。同時(shí)，對(duì)相關(guān)輔助軟件的熟練運(yùn)用也可以縮短設(shè)計(jì)周期，從而提高競(jìng)爭(zhēng)力，對(duì)設(shè)計(jì)的成功完成起到重要的作用。

       結(jié)語

       高速PCB板級(jí)、系統(tǒng)級(jí)設(shè)計(jì)是一個(gè)復(fù)雜的過程，包括信號(hào)串?dāng)_在內(nèi)的信號(hào)完整性問題越來越不容忽視，因此需要設(shè)計(jì)者在設(shè)計(jì)的時(shí)候?qū)π盘?hào)完整性問題有全面的規(guī)劃與考慮，在設(shè)計(jì)周期的各個(gè)階段采用不同的方法來確保設(shè)計(jì)快速、精確地完成，從而節(jié)約時(shí)間、避免重復(fù)。

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更多內(nèi)容：高速PCB板設(shè)計(jì)中的串?dāng)_問題和抑制方法 （上）