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一、引言
隨著PCB設計復雜度的逐步提高,對于信號完整性的分析除了反射,串擾以及EMI之外,穩(wěn)定可靠的電源供應也成為設計者們重點研究的方向之一。尤其當開關器件數(shù)目不斷增加,核心電壓不斷減小的時候,電源的波動往往會給系統(tǒng)帶來致命的影響,于是人們提出了新的名詞:電源完整性,簡稱PI(powerintegrity)。當今國際市場上,IC設計比較發(fā)達,但電源完整性設計還是一個薄弱的環(huán)節(jié)。因此本文提出了PCB板中電源完整性問題的產(chǎn)生,分析了影響電源完整性的因素并提出了解決PCB板中電源完整性問題的優(yōu)化方法與經(jīng)驗設計,具有較強的理論分析與實際工程應用價值。
二、電源噪聲的起因及分析
對于電源噪聲的起因我們通過一個與非門電路圖進行分析。圖1中的電路圖為一個三輸入與非門的結(jié)構(gòu)圖,因為與非門屬于數(shù)字器件,它是通過“1”和“0”電平的切換來工作的。隨著IC技術的不斷提高,數(shù)字器件的切換速度也越來越快,這就引進了更多的高頻分量,同時回路中的電感在高頻下就很容易引起電源波動。如在圖1中,當與非門輸入全為高電平時,電路中的三極管導通,電路瞬間短路,電源向電容充電,同時流入地線。此時由于電源線和地線上存在寄生電感,我們由公式V=LdI/dt可知,這將在電源線和地線上產(chǎn)生電壓波動,如圖2中所示的電平上升沿所引入的ΔI噪聲。當與非門輸入為低電平時,此時電容放電,將在地線上產(chǎn)生較大的ΔI噪聲;而電源此時只有電路的瞬間短路所引起的電流突變,由于不存在向電容充電而使電流突變相對于上升沿來說要小。從對與非門的電路進行分析我們知道,造成電源不穩(wěn)定的根源主要在于兩個方面:一是器件高速開關狀態(tài)下,瞬態(tài)的交變電流過大;
二是電流回路上存在的電感。所謂地電源完整性問題是指在高速PCB中,當大量的芯片同時開啟或關閉時,在電路中就會產(chǎn)生較大的瞬態(tài)電流,同時由于電源線和地線上電感電阻的存在,就會在兩者之上產(chǎn)生電壓波動。了解到電源完整性問題的本質(zhì),我們知道,要解決電源完整性問題,首先對于高速器件來說,我們通過加去耦電容來去掉它的高頻噪聲分量,這樣就減少信號的瞬變時間;對于回路中所存在的電感來說,我們則要從電源的分層設計來考慮。
三、去耦電容的應用
在高速PCB設計中,去耦電容起著重要的作用,它的放置位置也很重要。這是因為在電源向負載短時間供電中,電容中的存儲電荷可防止電壓下降,如電容放置位置不恰當可使線阻抗過大,影響供電。同時電容在器件的高速切換時可濾除高頻噪聲。我們在高速PCB設計中,一般在電源的輸出端和芯片的電源輸入端各加一個去耦電容,其中靠近電源端的電容值一般較大(如10μF),這是因為PCB中我們一般用的是直流電源,為了濾除電源噪聲電容的諧振頻率可以相對較低;同時大電容可以確保電源輸出的穩(wěn)定性。對于芯片接電源的引腳處所加的去耦電容來說,其電容值一般較小(如0.1μF),這是因為在高速芯片中,噪聲頻率一般都比較高,這就要求所加去耦電容的諧振頻率要高,即去耦電容的容值要小。
對于去耦電容的放置,我們知道,如果位置不當?shù)脑挄龃缶€路阻抗,降低其諧振頻率同時影響供電。對于去耦電容和芯片或電源中的電感,我們可以通過公式:求出,在公式中,l:電容與芯片間的線長;r:線半徑;d:電源線與地之間的距離;
由此我們知道,要減少電感L,則必須減少l和d,即減少去耦電容和芯片所形成的環(huán)路面積,也就是要求電容與芯片盡可能靠近芯片器件。
四、電源回路的設計
要保證電源完整性,我們知道,良好的電源分配網(wǎng)絡是必不可少的。首先對電源線和地線的設計,我們要保證線寬加粗(如寬為40mil,而普通信號線為10mil),這樣才能盡可能地減少其阻抗值。隨著芯片的速度越來越高,根據(jù)5/5規(guī)則,我們越來越多地使用多層板,通過專用的電源層進行供電和專用的地層構(gòu)成回路,這樣就減少了線路的電感。
上一篇:前華為工程師設計經(jīng)驗總結(jié):電源完整性(PI)仿真
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一、引言
隨著PCB設計復雜度的逐步提高,對于信號完整性的分析除了反射,串擾以及EMI之外,穩(wěn)定可靠的電源供應也成為設計者們重點研究的方向之一。尤其當開關器件數(shù)目不斷增加,核心電壓不斷減小的時候,電源的波動往往會給系統(tǒng)帶來致命的影響,于是人們提出了新的名詞:電源完整性,簡稱PI(powerintegrity)。當今國際市場上,IC設計比較發(fā)達,但電源完整性設計還是一個薄弱的環(huán)節(jié)。因此本文提出了PCB板中電源完整性問題的產(chǎn)生,分析了影響電源完整性的因素并提出了解決PCB板中電源完整性問題的優(yōu)化方法與經(jīng)驗設計,具有較強的理論分析與實際工程應用價值。
二、電源噪聲的起因及分析
對于電源噪聲的起因我們通過一個與非門電路圖進行分析。圖1中的電路圖為一個三輸入與非門的結(jié)構(gòu)圖,因為與非門屬于數(shù)字器件,它是通過“1”和“0”電平的切換來工作的。隨著IC技術的不斷提高,數(shù)字器件的切換速度也越來越快,這就引進了更多的高頻分量,同時回路中的電感在高頻下就很容易引起電源波動。如在圖1中,當與非門輸入全為高電平時,電路中的三極管導通,電路瞬間短路,電源向電容充電,同時流入地線。此時由于電源線和地線上存在寄生電感,我們由公式V=LdI/dt可知,這將在電源線和地線上產(chǎn)生電壓波動,如圖2中所示的電平上升沿所引入的ΔI噪聲。當與非門輸入為低電平時,此時電容放電,將在地線上產(chǎn)生較大的ΔI噪聲;而電源此時只有電路的瞬間短路所引起的電流突變,由于不存在向電容充電而使電流突變相對于上升沿來說要小。從對與非門的電路進行分析我們知道,造成電源不穩(wěn)定的根源主要在于兩個方面:一是器件高速開關狀態(tài)下,瞬態(tài)的交變電流過大;
二是電流回路上存在的電感。所謂地電源完整性問題是指在高速PCB中,當大量的芯片同時開啟或關閉時,在電路中就會產(chǎn)生較大的瞬態(tài)電流,同時由于電源線和地線上電感電阻的存在,就會在兩者之上產(chǎn)生電壓波動。了解到電源完整性問題的本質(zhì),我們知道,要解決電源完整性問題,首先對于高速器件來說,我們通過加去耦電容來去掉它的高頻噪聲分量,這樣就減少信號的瞬變時間;對于回路中所存在的電感來說,我們則要從電源的分層設計來考慮。
三、去耦電容的應用
在高速PCB設計中,去耦電容起著重要的作用,它的放置位置也很重要。這是因為在電源向負載短時間供電中,電容中的存儲電荷可防止電壓下降,如電容放置位置不恰當可使線阻抗過大,影響供電。同時電容在器件的高速切換時可濾除高頻噪聲。我們在高速PCB設計中,一般在電源的輸出端和芯片的電源輸入端各加一個去耦電容,其中靠近電源端的電容值一般較大(如10μF),這是因為PCB中我們一般用的是直流電源,為了濾除電源噪聲電容的諧振頻率可以相對較低;同時大電容可以確保電源輸出的穩(wěn)定性。對于芯片接電源的引腳處所加的去耦電容來說,其電容值一般較小(如0.1μF),這是因為在高速芯片中,噪聲頻率一般都比較高,這就要求所加去耦電容的諧振頻率要高,即去耦電容的容值要小。
對于去耦電容的放置,我們知道,如果位置不當?shù)脑挄龃缶€路阻抗,降低其諧振頻率同時影響供電。對于去耦電容和芯片或電源中的電感,我們可以通過公式:求出
,在公式中,l:電容與芯片間的線長;r:線半徑;d:電源線與地之間的距離;
由此我們知道,要減少電感L,則必須減少l和d,即減少去耦電容和芯片所形成的環(huán)路面積,也就是要求電容與芯片盡可能靠近芯片器件。
四、電源回路的設計
要保證電源完整性,我們知道,良好的電源分配網(wǎng)絡是必不可少的。首先對電源線和地線的設計,我們要保證線寬加粗(如寬為40mil,而普通信號線為10mil),這樣才能盡可能地減少其阻抗值。隨著芯片的速度越來越高,根據(jù)5/5規(guī)則,我們越來越多地使用多層板,通過專用的電源層進行供電和專用的地層構(gòu)成回路,這樣就減少了線路的電感。
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