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高速PCB中電源完整性的設(shè)計(jì)

時(shí)間2014/09/15
人物Lee
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一、引言

  隨著PCB設(shè)計(jì)復(fù)雜度的逐步提高,對(duì)于信號(hào)完整性的分析除了反射,串?dāng)_以及EMI之外,穩(wěn)定可靠的電源供應(yīng)也成為設(shè)計(jì)者們重點(diǎn)研究的方向之一。尤其當(dāng)開(kāi)關(guān)器件數(shù)目不斷增加,核心電壓不斷減小的時(shí)候,電源的波動(dòng)往往會(huì)給系統(tǒng)帶來(lái)致命的影響,于是人們提出了新的名詞:電源完整性,簡(jiǎn)稱PI(powerintegrity)。當(dāng)今國(guó)際市場(chǎng)上,IC設(shè)計(jì)比較發(fā)達(dá),但電源完整性設(shè)計(jì)還是一個(gè)薄弱的環(huán)節(jié)。因此本文提出了PCB板中電源完整性問(wèn)題的產(chǎn)生,分析了影響電源完整性的因素并提出了解決PCB板中電源完整性問(wèn)題的優(yōu)化方法與經(jīng)驗(yàn)設(shè)計(jì),具有較強(qiáng)的理論分析與實(shí)際工程應(yīng)用價(jià)值。


  二、電源噪聲的起因及分析

  對(duì)于電源噪聲的起因我們通過(guò)一個(gè)與非門電路圖進(jìn)行分析。圖1中的電路圖為一個(gè)三輸入與非門的結(jié)構(gòu)圖,因?yàn)榕c非門屬于數(shù)字器件,它是通過(guò)“1”和“0”電平的切換來(lái)工作的。隨著IC技術(shù)的不斷提高,數(shù)字器件的切換速度也越來(lái)越快,這就引進(jìn)了更多的高頻分量,同時(shí)回路中的電感在高頻下就很容易引起電源波動(dòng)。如在圖1中,當(dāng)與非門輸入全為高電平時(shí),電路中的三極管導(dǎo)通,電路瞬間短路,電源向電容充電,同時(shí)流入地線。此時(shí)由于電源線和地線上存在寄生電感,我們由公式V=LdI/dt可知,這將在電源線和地線上產(chǎn)生電壓波動(dòng),如圖2中所示的電平上升沿所引入的ΔI噪聲。當(dāng)與非門輸入為低電平時(shí),此時(shí)電容放電,將在地線上產(chǎn)生較大的ΔI噪聲;而電源此時(shí)只有電路的瞬間短路所引起的電流突變,由于不存在向電容充電而使電流突變相對(duì)于上升沿來(lái)說(shuō)要小。從對(duì)與非門的電路進(jìn)行分析我們知道,造成電源不穩(wěn)定的根源主要在于兩個(gè)方面:一是器件高速開(kāi)關(guān)狀態(tài)下,瞬態(tài)的交變電流過(guò)大;  


三輸入與非門的結(jié)構(gòu)圖


三輸入與非門的結(jié)構(gòu)圖


  二是電流回路上存在的電感。所謂地電源完整性問(wèn)題是指在高速PCB中,當(dāng)大量的芯片同時(shí)開(kāi)啟或關(guān)閉時(shí),在電路中就會(huì)產(chǎn)生較大的瞬態(tài)電流,同時(shí)由于電源線和地線上電感電阻的存在,就會(huì)在兩者之上產(chǎn)生電壓波動(dòng)。了解到電源完整性問(wèn)題的本質(zhì),我們知道,要解決電源完整性問(wèn)題,首先對(duì)于高速器件來(lái)說(shuō),我們通過(guò)加去耦電容來(lái)去掉它的高頻噪聲分量,這樣就減少信號(hào)的瞬變時(shí)間;對(duì)于回路中所存在的電感來(lái)說(shuō),我們則要從電源的分層設(shè)計(jì)來(lái)考慮。


電平上升沿


  三、去耦電容的應(yīng)用

  在高速PCB設(shè)計(jì)中,去耦電容起著重要的作用,它的放置位置也很重要。這是因?yàn)樵陔娫聪蜇?fù)載短時(shí)間供電中,電容中的存儲(chǔ)電荷可防止電壓下降,如電容放置位置不恰當(dāng)可使線阻抗過(guò)大,影響供電。同時(shí)電容在器件的高速切換時(shí)可濾除高頻噪聲。我們?cè)诟咚貾CB設(shè)計(jì)中,一般在電源的輸出端和芯片的電源輸入端各加一個(gè)去耦電容,其中靠近電源端的電容值一般較大(如10μF),這是因?yàn)镻CB中我們一般用的是直流電源,為了濾除電源噪聲電容的諧振頻率可以相對(duì)較低;同時(shí)大電容可以確保電源輸出的穩(wěn)定性。對(duì)于芯片接電源的引腳處所加的去耦電容來(lái)說(shuō),其電容值一般較?。ㄈ?.1μF),這是因?yàn)樵诟咚傩酒?,噪聲頻率一般都比較高,這就要求所加去耦電容的諧振頻率要高,即去耦電容的容值要小。

  對(duì)于去耦電容的放置,我們知道,如果位置不當(dāng)?shù)脑挄?huì)增大線路阻抗,降低其諧振頻率同時(shí)影響供電。對(duì)于去耦電容和芯片或電源中的電感,我們可以通過(guò)公式:求出在公式中,在公式中,l:電容與芯片間的線長(zhǎng);r:線半徑;d:電源線與地之間的距離;

  由此我們知道,要減少電感L,則必須減少l和d,即減少去耦電容和芯片所形成的環(huán)路面積,也就是要求電容與芯片盡可能靠近芯片器件。


  四、電源回路的設(shè)計(jì)

  要保證電源完整性,我們知道,良好的電源分配網(wǎng)絡(luò)是必不可少的。首先對(duì)電源線和地線的設(shè)計(jì),我們要保證線寬加粗(如寬為40mil,而普通信號(hào)線為10mil),這樣才能盡可能地減少其阻抗值。隨著芯片的速度越來(lái)越高,根據(jù)5/5規(guī)則,我們?cè)絹?lái)越多地使用多層板,通過(guò)專用的電源層進(jìn)行供電和專用的地層構(gòu)成回路,這樣就減少了線路的電感。


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